PI 대역폭 기반 설계, 250kW ESS 극점 상쇄와 이득 계산 2편

이 글은 PI 대역폭 기반 설계, 250kW ESS 극점 상쇄와 이득 계산 시리즈의 2편입니다. 앞 편에 이어 250kW ESS 파라미터 적용과 정량적 이득 계산, 디지털 제어 지연과 대역폭 상한 선정 기준, 맺음말을 설명합니다.

250kW ESS RL 필터 극점 상쇄 조건에서 총 1.5 T_s(300μs)의 디지털 제어 지연으로 인한 위상 여유 감소를 분석하고, 45° 이상의 안정 여유를 확보하기 위한 최적 대역폭 400Hz 선정 과정을 보여줍니다.

250kW ESS 파라미터 적용과 정량적 이득 계산

250kW급 에너지 저장 장치(ESS) 전력 변환기의 표준적인 회로 파라미터를 적용하여 구체적인 제어 이득을 계산합니다. 변환기의 정격 사양은 다음과 같이 설정합니다. 계통 연계 필터 인덕턴스 L은 0.5mH(0.0005H)이고, 인덕터 권선 및 배선 저항을 포함한 등가 저항 R은 10mΩ(0.01Ω)입니다. 전력용 반도체 소자의 스위칭 주파수 f_sw는 5kHz이며, 이에 따른 스위칭 주기 T_s는 200μs입니다.

디지털 제어기의 안정적인 동작을 위해 목표 제어 대역폭 f_cc를 스위칭 주파수의 10분의 1 수준인 500Hz로 설정합니다. 이를 각주파수로 환산하면 1편의 식 (10)에 적용할 목표 각주파수 ω_cc는 다음과 같이 계산할 수 있습니다.

목표 각주파수 ω_cc는 2 * 3.141592 * 500 = 3141.59rad/s입니다.

도출된 각주파수 3141.59rad/s와 인덕턴스 0.0005H를 1편의 식 (10)에 대입하여 비례 이득 K_p를 계산하면 다음과 같습니다.

비례 이득 K_p는 3141.59 * 0.0005 = 1.5708입니다.

동일하게 각주파수 3141.59rad/s와 등가 저항 0.01Ω을 1편의 식 (11)에 대입하여 적분 이득 K_i를 계산하면 다음과 같습니다.

적분 이득 K_i는 3141.59 * 0.01 = 31.4159입니다.

만약 제어 안정도 여유를 더욱 보수적으로 확보하기 위해 목표 대역폭을 400Hz(각주파수 약 2513.27rad/s)로 낮추어 설정하면, 비례 이득 K_p는 2513.27 * 0.0005 = 1.2566이 되고 적분 이득 K_i는 2513.27 * 0.01 = 25.1327로 산정할 수 있습니다. 500Hz 대역폭 기준으로 폐루프 시정수는 약 0.318ms이며, 정정 시간은 약 1.27ms로 매우 빠른 전류 추종 성능을 확보할 수 있습니다.

디지털 제어 지연과 대역폭 상한 선정 기준

실제 250kW ESS 제어기는 디지털 신호 처리 장치(DSP) 또는 마이크로컨트롤러(MCU)에서 이산 시간(Discrete-time) 기반으로 동작합니다. 디지털 제어 환경에서는 아날로그-디지털 변환(ADC) 샘플링 및 제어 연산 시간으로 인한 연산 지연(Computation Delay, 1.0 T_s)과 펄스 폭 변조(PWM) 영차 홀드(ZOH)에 의한 지연(0.5 T_s)이 불가피하게 발생합니다.

시스템의 총 등가 시간 지연 T_d는 식 (14)와 같이 스위칭 주기 T_s의 1.5배로 모델링할 수 있습니다.

T_{d} = 1.5 \cdot T_{s} = \frac{1.5}{f_{sw}}

(14)

스위칭 주파수가 5kHz(T_s = 200μs)일 때, 총 제어 지연 시간 T_d는 1.5 * 200μs = 300μs입니다. 시간 지연 요소는 주파수 응답에서 위상 지연(Phase Lag)을 유발하며, 교차 주파수 ω_cc에서의 위상 지연 각도 θ_delay는 식 (15)로 계산할 수 있습니다.

θ_{delay} = ω_{cc} \cdot T_{d}

(15)

극점 상쇄를 적용한 개루프 전달함수 L(s)는 1차 적분기이므로 지연이 없을 때 기본 위상은 -90°이며 이론상 위상 여유(Phase Margin)는 90°입니다. 그러나 디지털 제어 지연이 추가되면 실제 위상 여유 PM은 식 (16)과 같이 감소하는 현상이 발생합니다.

PM = 90 ° - \frac{θ_{delay} \cdot 180 °}{π}

(16)

목표 대역폭 f_cc를 500Hz(ω_cc = 3141.59rad/s)로 설정한 경우, 위상 지연 각도는 3141.59 * 0.0003 = 0.9425rad(약 54.0°)에 도달합니다. 따라서 시스템의 실제 위상 여유는 90° – 54.0° = 36.0°로 산정할 수 있습니다. 목표 대역폭을 400Hz(ω_cc = 2513.27rad/s)로 설정하면 위상 지연은 약 43.2°가 되어 위상 여유를 46.8°까지 확보할 수 있습니다.

일반적으로 전력 변환기 전류 루프에서 안정적인 제어 성능을 보장하기 위해 위상 여유를 45° 이상으로 확보하는 설계를 권장합니다. 따라서 스위칭 주파수가 5kHz인 디지털 제어 시스템에서는 목표 대역폭을 f_cc ≤ f_s / 10(즉, 500Hz 이하) 범위에서 설정하고, 안전 여유를 고려하여 400Hz 수준을 선정하는 것이 바람직합니다.

맺음말

본 글에서는 250kW급 에너지 저장 장치(ESS) 전력 변환기 전류 제어기를 대상으로, RL 필터 플랜트 모델링부터 극점 상쇄 기법을 적용한 PI 제어기 이득 환산식 유도 및 수치 계산 과정을 체계적으로 정립하였습니다. 정격 인덕턴스 L = 0.5mH와 등가 저항 R = 10mΩ, 스위칭 주파수 f_sw = 5kHz 조건에서 목표 대역폭을 500Hz로 설정할 경우 K_p = 1.5708, K_i = 31.4159로 산정되며, 400Hz 설정 시 K_p = 1.2566, K_i = 25.1327로 결정됨을 확인하였습니다.

실무 현장에서 전류 제어기를 구현하고 튜닝할 때는 다음 세 가지 요소를 주의 깊게 검토해야 합니다.

첫째, 대용량 전류 통전 시 인덕터 코어의 자기 포화(Magnetic Saturation) 현상입니다. 중부하 및 과전류 조건에서 인덕턴스 L이 공칭값 대비 20%에서 30% 수준으로 감소할 수 있습니다. 인덕턴스가 감소하면 실제 대역폭이 설계치보다 증가하여 디지털 지연에 따른 위상 여유가 축소되므로, 인덕턴스 변동 범위를 고려하여 비례 이득에 안전 마진을 반영해야 합니다.

둘째, 전압 포화에 따른 적분기 누적(Integrator Windup) 방지입니다. 급격한 계통 전압 변동이나 과도 상태에서 제어 전압 지령이 변환기 직류단 전압 한계를 초과하면 적분기가 과도하게 누적되어 제어 복귀 지연과 전류 오버슈트가 발생합니다. 이를 방지하기 위해 클램핑(Clamping) 또는 역계산(Back-calculation) 방식의 안티와인드업 알고리즘을 반드시 적용해야 합니다.

셋째, 변환기 운전 온도 상승에 따른 권선 저항 R의 증가입니다. 저항 증가로 인해 극점 상쇄 조건에서 미세한 오차가 발생하더라도 직류 영역에서의 정상상태 오차는 적분기의 무한대 직류 이득에 의해 0으로 유지할 수 있습니다. 따라서 대역폭 설계 기반의 PI 이득 산정과 적절한 포화 대책을 결합함으로써 고성능 ESS 전류 제어 시스템을 신뢰성 있게 완성할 수 있습니다.

이것으로 시리즈를 마칩니다. 앞선 편들과 함께 읽으면 전체 흐름을 파악할 수 있습니다.

250kW ESS 파라미터 적용과 정량적 이득 계산

디지털 제어 지연과 대역폭 상한 선정 기준

맺음말

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