이 글은 필터 배치 위치, 400W PMSM 서보 아날로그 디지털 지연 계산 시리즈의 2편입니다. 앞 편에 이어 전류 제어 루프의 총 위상 지연과 위상 여유 감소량 산정, 맺음말을 설명합니다.
전류 제어 루프의 총 위상 지연과 위상 여유 감소량 산정
전류 피드백 신호가 제어기에 도달하여 최종적으로 PWM 듀티로 출력되기까지 발생하는 총 시간 지연 T_total은 아날로그 필터 지연, ADC 변환 및 샘플 앤 홀드 지연, 제어 알고리즘 연산 지연, 디지털 필터 지연의 총합으로 모델링됩니다. 이를 수식으로 나타내면 식 (7)과 같습니다.
식 (7)에서 각 항목의 값을 대입하여 계산합니다. 아날로그 RC 필터 지연 τ_a는 4.7μs입니다. 샘플 앤 홀드 회로의 평균 지연은 T_s / 2 = 25μs입니다. 한 샘플 주기 동안의 제어 알고리즘 연산 및 PWM 레지스터 갱신 지연은 T_s = 50μs입니다. 디지털 IIR 필터에 의한 지연 τ_d는 63.66μs입니다. 따라서 전체 제어 루프의 등가 총 지연 시간 T_total은 4.7 + 25 + 50 + 63.66 = 143.36μs로 산정됩니다.
전류 제어 루프의 크로스오버 각주파수를 ω_c라고 할 때, 총 지연 T_total에 의해 발생하는 위상 지연각 Δφ는 식 (8)로 계산됩니다.
전류 제어 루프의 목표 대역폭이 f_bw = 1kHz인 경우 크로스오버 각주파수 ω_c는 식 (9)로 계산됩니다.
식 (8)에 대입하여 계산하면 총 위상 지연각 Δφ는 약 51.61°가 됩니다. 디지털 필터를 적용하지 않았을 때의 위상 지연은 79.7μs에 의해 약 28.69°에 불과하지만, 디지털 필터가 추가됨으로써 22.92°의 위상 지연이 추가되어 총 51.61°의 위상 여유가 감소합니다. 이는 개루프 위상 여유를 크게 잠식하는 수치이므로, PI 제어기 이득을 설계할 때 반드시 고려되어야 합니다.
맺음말
본 글에서는 400W PMSM 서보 시스템을 대상으로 신호 경로상의 필터 배치 위치에 따른 지연 시간을 단계별로 수식 모델링하고, 1kHz 전류 제어 대역폭에서 위상 여유에 미치는 영향을 정량적으로 계산하였습니다.
계산 결과, 아날로그 RC 안티에일리어싱 필터(f_c,a = 33.86kHz)는 4.7μs의 지연을 발생시키며, 샘플 앤 홀드(25μs) 및 연산 지연(50μs)과 결합하여 기본 루프 지연 79.7μs를 형성합니다. 여기에 2.5kHz 차단 주파수를 갖는 디지털 IIR 필터(α = 0.4559)를 추가하면 등가 지연이 63.66μs 증가하여 총 143.36μs의 지연이 발생하며, 1kHz 대역폭에서 위상 여유가 51.61° 감소함을 확인하였습니다.
실무 서보 드라이브 구현 시 필터 배치 위치별 설계 기준은 명확합니다. 아날로그 필터는 나이퀴스트 주파수 이상의 앨리어싱 방지에 집중하여 차단 주파수를 30kHz 이상으로 높게 설정하고 지연을 최소화해야 합니다. 반면 디지털 필터는 전류 루프 목표 대역폭(1kHz)의 2.5배에서 5배 수준으로 차단 주파수를 설정하여 스위칭 리플 억제력과 위상 여유 사이의 균형을 맞추어야 합니다. 하드웨어 부품의 온도 산포 및 기생 용량 오차를 설계에 반영하고, 디지털 필터로 인한 위상 침식량을 고려하여 전류 제어기 비례-적분 이득을 조정하는 것이 고응답 서보 시스템의 안정성을 확보하는 핵심입니다.
이것으로 시리즈를 마칩니다. 앞선 편들과 함께 읽으면 전체 흐름을 파악할 수 있습니다.