이 글은 필터 배치 위치, 400W PMSM 서보 아날로그 디지털 지연 계산을 2편으로 나누어 정리한 시리즈의 1편입니다. 이번 편에서는 서보 신호 경로와 필터 배치의 필요성, ADC 전단 아날로그 RC 필터의 차단 주파수와 지연 계산, DSP 내부 디지털 IIR 필터의 차분 방정식과 군지연 계산을 다룹니다.
서보 신호 경로와 필터 배치의 필요성
400W급 영구자석 동기 전동기(PMSM) 서보 드라이브는 정밀한 위치 및 속도 제어를 위해 빠르고 정확한 전류 피드백 루프를 구성합니다. 전형적인 400W 서보 시스템은 직류단 전압 V_dc = 310V, 정격 전류 2.5A_rms 조건에서 동작하며, 인버터 스위칭 주파수 f_sw는 20kHz로 설정됩니다. 이에 따라 제어기의 샘플링 주기 T_s는 50μs로 결정됩니다.
전류 제어 루프의 신호 피드백 경로는 인버터 하단 션트 저항에서 검출된 전압 신호로부터 시작됩니다. 이 신호는 아날로그 신호 처리 회로(AFE) 및 저역통과 필터를 거쳐 마이크로컨트롤러 또는 디지털 신호 처리기(DSP)의 아날로그-디지털 변환기(ADC)로 입력됩니다. 변환된 디지털 신호는 제어 소프트웨어 내부의 디지털 필터를 통과한 후 d-q축 전류 PI 제어기에 전달되어 전압 지령을 생성합니다.
이 과정에서 필터 배치가 필수적인 이유는 전력 스위칭 소자의 턴온 및 턴오프 동작에서 발생하는 고주파 스위칭 스파이크와 기생 공진 잡음 때문입니다. 샘플링 주파수 f_s = 20kHz인 시스템에서 나이퀴스트 주파수는 f_nyq = 10kHz가 됩니다. 만약 10kHz를 초과하는 고주파 잡음이 ADC 입력단에 그대로 인가되면, 주파수 접힘 현상인 앨리어싱(Aliasing)이 발생하여 기저대역 신호에 제거 불가능한 왜곡을 초래합니다. 디지털 소프트웨어 필터는 샘플링 이후에 동작하므로 이미 기저대역으로 접혀 들어온 앨리어싱 잡음을 분리할 수 없습니다. 따라서 ADC 전단에는 아날로그 하드웨어 필터를 반드시 배치해야 하며, ADC 후단 제어 소프트웨어에는 잔여 스위칭 리플을 제거하는 디지털 필터를 분리 배치해야 합니다.
ADC 전단 아날로그 RC 필터의 차단 주파수와 지연 계산
ADC 전단에 배치되는 안티에일리어싱 필터(AAF)는 구조가 단순하고 신뢰성이 높은 1차 수동 RC 저역통과 회로로 구성됩니다. 아날로그 1차 RC 필터의 연속시간 전달함수 H_a(s)는 식 (1)과 같이 정의됩니다.
여기서 R은 저항값, C는 커패시턴스값이며, 회로의 시정수 τ_a는 식 (2)로 결정됩니다.
이 회로의 -3dB 차단 주파수 f_c,a는 식 (3)으로 계산됩니다.
400W PMSM 서보 회로에서 저항 R = 1kΩ, 커패시터 C = 4.7nF을 적용한 경우를 분석합니다. 시정수 τ_a는 4.7μs가 됩니다. 이를 식 (3)에 대입하여 계산하면 차단 주파수 f_c,a는 약 33.86kHz로 도출됩니다.
이 차단 주파수는 샘플링 주파수 20kHz보다 높게 설정되어 신호 감쇠를 최소화하면서도, 수백 kHz에서 수 MHz에 이르는 전력 소자의 스위칭 스파이크와 고주파 전자파 장해 성분을 효과적으로 감쇠시킵니다. 저주파 통과 대역에서 1차 RC 필터가 유발하는 등가 시간 지연은 필터의 시정수와 동일하므로 아날로그단에서 발생하는 시간 지연은 약 4.7μs입니다. 하드웨어 설계 시에는 저항의 발열 오차와 커패시터의 온도 특성을 고려하여 시정수 편차를 최소화해야 합니다.
DSP 내부 디지털 IIR 필터의 차분 방정식과 군지연 계산
ADC 변환을 거쳐 DSP 내부로 유입된 디지털 전류 신호에는 PWM 스위칭 기본파 및 잔여 고조파 성분이 여전히 포함되어 있습니다. 이를 제어 소프트웨어에서 감쇠시키기 위해 1차 무한 임펄스 응답(IIR) 디지털 저역통과 필터를 구현합니다. 디지털 1차 LPF의 이산시간 차분 방정식은 식 (4)와 같습니다.
식 (4)에서 x[k]는 k번째 샘플링 순간의 ADC 전류 측정값이고, y[k]는 필터링된 출력값이며, α는 0과 1 사이의 필터 계수입니다. 목표 차단 주파수를 f_c,d, 샘플링 주기를 T_s라고 할 때, 계수 α는 식 (5)로 산정됩니다.
400W PMSM 서보의 전류 제어 대역폭 목표를 1kHz로 설정할 때, 제어 루프 안정성을 해치지 않으면서 스위칭 리플을 억제하기 위해 디지털 필터의 차단 주파수 f_c,d를 2.5kHz로 선정합니다. 샘플링 주기 T_s = 50μs를 대입하면 지수부 연산값은 식 (6)으로 계산됩니다.
이에 따라 필터 계수 α는 exp(-0.7854) ≈ 0.4559로 결정됩니다.
따라서 실제 펌웨어에 구현되는 차분 방정식은 y[k] = 0.4559 * y[k-1] + 0.5441 * x[k]가 됩니다. 이 디지털 필터의 등가 시정수 τ_d는 1 / (2 * π * 2500) ≈ 63.66μs입니다. 통과 대역 내에서 1차 IIR 필터가 유발하는 등가 군지연 시간은 이 시정수 값에 근접하므로, 디지털 필터 추가로 인해 제어 루프에는 약 63.66μs의 시간 지연이 추가로 유입됩니다.
다음 편에서는 이어지는 내용을 계속 설명합니다.