이 글은 센서에서 제어기까지의 신호 경로, 48V 배터리 이득 배분과 지연 계산 시리즈의 2편입니다. 앞 편에 이어 안티에일리어싱 필터와 디지털 샘플링에 따른 지연 누적 해석, 신호 포화 방지를 위한 아날로그 및 디지털 헤드룸 설계를 설명합니다.
안티에일리어싱 필터와 디지털 샘플링에 따른 지연 누적 해석
스위칭 전력 변환 장치에서는 스위칭 동작에 의한 고주파 전압 및 전류 리플이 센서 라인에 유입될 수 있습니다. 이를 제거하지 않고 ADC로 샘플링하면 고주파 신호가 제어 대역 내로 접혀 들어오는 에일리어싱(Aliasing) 현상이 발생하여 측정 오차와 제어 루프 불안정을 초래합니다. 이를 차단하기 위해 ADC 입력단 바로 앞에 아날로그 1차 RC 저역통과 필터(LPF)를 배치합니다.
제어기의 스위칭 주파수가 100 kHz이고 나이키스트 주파수가 50 kHz인 경우, 차단주파수 f_c를 10 kHz로 설정하여 스위칭 주파수 성분을 20 dB 이상 감쇠하도록 설계합니다. 필터의 저항 R_f와 커패시터 C_f에 따른 차단주파수 관계식은 다음과 같습니다.
식 (5)에서 R_f = 1.59 kΩ, C_f = 10 nF을 적용하면 필터의 시정수 τ_LPF는 약 15.92 μs로 계산할 수 있습니다. 제어 대역폭 범위 내에서 1차 RC 저역통과 필터에 의해 발생하는 등가 시간 지연 t_d_LPF는 시정수와 동일한 15.92 μs로 모델링합니다.
전체 신호 경로의 총 지연 시간(t_d_total)은 아날로그 필터 지연(t_d_LPF), ADC 변환 시간(t_conv), 샘플 앤드 홀드에 의한 영차 홀드(ZOH) 지연(t_d_ZOH), 그리고 제어 루프 연산 지연(t_d_calc)을 모두 합산하여 산출합니다. 제어 루프 주기를 T_s = 50 μs(샘플링 주파수 20 kHz), ADC 변환 시간을 t_conv = 1.5 μs로 설정했을 때 총 지연 계산식은 다음과 같습니다.
식 (6)에서 t_d_ZOH는 0.5 * T_s = 25.0 μs이며, 제어 인터럽트 서비스 루틴의 연산 지연 t_d_calc를 0.5 * T_s = 25.0 μs로 적용하면 총 누적 지연 시간은 15.92 + 1.5 + 25.0 + 25.0 = 67.42 μs로 도출할 수 있습니다.
목표 전류 제어 대역폭이 f_bw = 1 kHz일 때, 누적 지연 시간 t_d_total에 의해 발생하는 위상 지연 θ_delay는 다음과 같습니다.
식 (7)에서 구한 지연 시간 67.42 μs를 대입하면 1 kHz 제어 대역폭에서 발생하는 위상 지연은 약 24.27°에 달합니다. 이는 제어 루프의 위상 여유를 24.27° 감소시키는 요인으로 작용하므로, PI 제어기 이득을 설계할 때 반드시 누적 지연에 따른 위상 감소량을 보상해야 제어계의 발진을 방지할 수 있습니다.
신호 포화 방지를 위한 아날로그 및 디지털 헤드룸 설계
신호 체인 설계에서 가장 빈번하게 발생하는 실무적인 오류 중 하나는 정상 상태 정격에만 맞추어 계측 범위를 설계함으로써 과도 상태에서 신호가 포화되는 현상입니다. 배터리 팩 충방전 시스템은 부하의 급격한 변동, 충전기 초기 투입 시의 돌입 전류, 인덕터 리플 전류 등으로 인해 정상 상태 정격을 초과하는 과도 오버슈트가 상시 발생합니다.
신호가 포화될 때 아날로그 단과 디지털 단에서 심각한 부작용이 발생합니다. 아날로그 OP-Amp 출력이 전원 레일(0V 또는 3.3V)에 도달하여 포화되면 내부 트랜지스터가 포화 영역에 진입하여 정상 선형 영역으로 복귀하는 데 수 마이크로초에서 수십 마이크로초의 포화 회복 시간(Overload Recovery Time)이 소요되는 특성이 있습니다. 이 시간 동안 제어기는 실제 전류보다 작은 값을 관측하여 과도한 제어 출력을 지속적으로 발생시키는 문제를 유발합니다. 또한 디지털 ADC 단에서는 최대치인 4095 카운트에 클램핑되면서 실제 오차 크기를 인식하지 못해 제어기의 적분기가 한 방향으로 계속 누적되는 와인드업(Windup) 현상이 발생합니다.
이러한 문제를 방지하기 위해 신호 경로 전 구간에 걸쳐 최소 10%에서 20% 이상의 헤드룸(Margin)을 확보해야 합니다. 본 설계에서는 48V 팩의 만충 전압 58.8V 대비 측정 범위를 66.0V로 설정하여 약 12.2%의 전압 헤드룸을 확보하였습니다. 또한 정격 전류 ±100A 대비 측정 범위를 ±120A로 설정하여 20%의 전류 헤드룸을 확보하였습니다. 아울러 OP-Amp의 입출력 레일 근처에서 발생하는 비선형성을 배제하기 위해 0V~0.15V 및 3.15V~3.3V 구간을 비워두는 0.15V의 전기적 헤드룸을 적용하여 전 영역에서 높은 선형성을 보장합니다.
다음 편에서는 이어지는 내용을 계속 설명합니다.