이 글은 샘플링 주파수 선정, 5kW 태양광 MPPT 제어 대역폭 배수와 계산 시리즈의 2편입니다. 앞 편에 이어 5kW 태양광 MPPT 시스템 샘플링 주파수 산정 예제, 에일리어싱 방지와 안티 에일리어싱 필터 설계, 맺음말을 설명합니다.
5kW 태양광 MPPT 시스템 샘플링 주파수 산정 예제
정격 출력 5kW급 태양광 MPPT 승압 시스템을 기준으로 샘플링 주파수를 산정하고 위상 지연을 직접 계산합니다. 해당 시스템의 스위칭 주파수(f_sw)는 20kHz로 설정되어 있으며, 내부 전압 제어 루프의 목표 대역폭(f_bw)은 1kHz로 설계합니다.
스위칭 리플과의 동기화 및 제어기 구현의 효율성을 위해 샘플링 주파수는 스위칭 주파수와 동일한 f_s = 20kHz로 결정합니다. 이때 1샘플링 주기는 T_s = 50μs입니다. 제어 대역폭 1kHz에 대한 샘플링 주파수의 배수는 20배가 되므로 1편의 식 (2)에서 제시한 권장 범위를 완벽하게 만족합니다.
선정된 파라미터를 1편의 식 (6)에 대입하여 디지털 지연에 의한 위상 여유 감소량을 계산합니다.
식 (7)에 따라 계산한 위상 지연량은 27°입니다.
연속 시간 영역에서 설계한 전압 제어기의 목표 위상 여유가 60°인 경우, 디지털 제어기의 1.5 T_s 지연으로 인해 실제 폐루프 위상 여유는 33° 수준으로 감소합니다. 만약 연산 부하 절감을 목적으로 샘플링 주파수를 10kHz로 낮추면 대역폭 배수는 10배가 되고 위상 지연량은 54°로 급증합니다. 이 경우 잔여 위상 여유가 6°로 축소되어 심각한 오버슈트와 과도 진동이 발생합니다. 따라서 5kW 시스템에서는 20kHz 샘플링 주파수를 유지하고 위상 리드 보상기를 추가하여 최종 위상 여유를 45° 이상으로 확보하는 설계가 적합합니다.
에일리어싱 방지와 안티 에일리어싱 필터 설계
전력전자 시스템에서는 전력 반도체 소자의 고속 스위칭 동작으로 인해 전압 및 전류 측정 신호에 스위칭 주파수 및 고조파 대역의 강한 리플 노이즈를 포함합니다. 20kHz 스위칭 주파수를 갖는 시스템에서 샘플링 주파수가 20kHz일 때, 신호 복원의 한계선인 나이퀴스트 주파수(f_nyq)는 10kHz로 결정합니다.
나이퀴스트 주파수인 10kHz를 초과하는 스위칭 리플 노이즈가 존재하는 상태에서 ADC 변환을 수행하면, 고주파 성분이 제어 대역 내부로 접혀 들어오는 에일리어싱(Aliasing) 현상이 발생합니다. 에일리어싱된 노이즈는 제어기 내부에서 저주파 전압 변동 오차로 인식되어 부적절한 듀티비 보정을 초래하고 출력 전압에 불필요한 저주파 진동을 형성합니다.
이러한 에일리어싱 왜곡을 방지하기 위해서는 ADC 입력단에 아날로그 저역통과 필터인 안티 에일리어싱 필터(Anti-Aliasing Filter)를 구성해야 합니다. 필터의 차단 주파수(f_c,filter)는 식 (8)의 조건을 만족하도록 설계합니다.
식 (8)의 조건을 만족하기 위해 필터의 차단 주파수는 제어 대역폭인 1kHz보다는 충분히 높게 설정하여 제어 루프 내부의 위상 지연을 최소화해야 합니다. 동시에 나이퀴스트 주파수인 10kHz보다는 낮게 설정하여 스위칭 고주파 노이즈를 충분히 감쇠시켜야 합니다. 본 5kW 시스템에서는 1차 수동 RC 필터를 적용하여 차단 주파수를 약 3.5kHz로 설정함으로써 제어 대역의 위상 손실을 5° 미만으로 억제하면서 에일리어싱을 효과적으로 차단합니다.
맺음말
5kW 태양광 MPPT 제어 시스템에서 안정적인 디지털 전압 제어를 구현하기 위한 샘플링 주파수 선정 기준과 지연 모델링 과정을 체계적으로 정립하였습니다. 내루프 전압 제어 대역폭(1kHz)의 20배에 해당하는 20kHz를 샘플링 주파수로 선정하고, 디지털 등가 지연(1.5 T_s = 75μs)에 따른 27°의 위상 손실을 정량적으로 계산하여 보상기 설계에 반영하였습니다. 또한 3.5kHz 차단 주파수를 갖는 안티 에일리어싱 필터를 통해 스위칭 노이즈로 인한 에일리어싱 왜곡을 차단하였습니다.
실무에서 디지털 제어기를 구현할 때는 다음의 주의사항을 반드시 고려해야 합니다. 첫째, 샘플링 지터(Sampling Jitter)를 방지하기 위해 소프트웨어 타이머 대신 PWM 모듈의 하드웨어 트리거 신호와 ADC 변환 시작 시점을 엄격히 동기화해야 합니다. 특히 PWM 캐리어 파형의 최댓값(피크) 또는 최솟값(밸리) 시점에서 ADC 표본화를 수행하여 스위칭 과도 노이즈 유입을 완벽히 회피합니다. 둘째, DSP 연산 시간의 한계를 면밀히 검토해야 합니다. 50μs의 샘플링 주기 내에서 ADC 변환, 전압 제어 알고리즘 연산, 시스템 보호 로직이 모두 완료되어야 하므로 전체 연산 시간이 샘플링 주기의 70%를 초과하지 않도록 최적화해야 합니다. 이러한 체계적인 이산 시스템 모델링과 지연 분석을 통해 태양광 발전 제어기의 신뢰성과 제어 정밀도를 성공적으로 확보할 수 있습니다.
이 글은 앞선 내용을 몰라도 읽을 수 있게 썼습니다. 배경이 궁금하다면 시간 지연 모델링, 50kW ESS 파데 근사와 위상 여유 계산을 함께 보면 도움이 됩니다: https://www.infoshirimp.co.kr/?p=268
이것으로 시리즈를 마칩니다. 앞선 편들과 함께 읽으면 전체 흐름을 파악할 수 있습니다.