이 글은 이산 시스템 안정도, 계통 안정화 제어기 단위원 판정과 주리 판별법 시리즈의 2편입니다. 앞 편에 이어 주리 판별법을 이용한 대수적 안정도 조건과 판정 원리, 계통 안정화 제어기 안정도 계산 예제와 게인 한계 도출, 샘플링 주기와 디지털 제어 지연이 안정도에 미치는 영향, 맺음말을 설명합니다.
주리 판별법을 이용한 대수적 안정도 조건과 판정 원리
연속 시간 시스템에서는 루스-후르비츠 판별법을 사용하여 특성방정식의 근을 직접 구하지 않고도 안정도를 판정합니다. 이산 시간 시스템에서는 이와 유사하게 z-영역의 특성 다항식에 대해 주리 안정도 판별법을 적용합니다. 주리 판별법은 다항식의 계수들로 구성된 대수적 부등식 조건을 통해 모든 극점이 단위원 내부에 존재하는지 판정하는 기법입니다.
2차 특성 다항식인 1편의 식 (9)(단, a_2 > 0)에 대해 시스템이 안정하기 위한 필요충분조건은 다음 3가지 부등식을 동시에 만족하는 것입니다.
식 (12)의 조건 P(1) > 0은 z = 1에서의 다항식 값이 양수이어야 함을 의미합니다. 이는 시스템의 정상상태 응답이 올바른 방향으로 제어되고 있음을 보장하는 조건입니다. 식 (13)의 조건 P(-1) > 0은 z = -1에서의 다항식 값이 양수이어야 함을 의미하며, 샘플링 주파수의 절반에 해당하는 나이퀴스트 주파수 부근에서 발산성 고주파 진동이 발생하지 않도록 제한합니다. 식 (14)의 조건 |a_0| < a_2는 두 극점의 곱의 절댓값이 1보다 작아야 함을 의미하며, 극점들의 기하학적 위치가 단위원 내부의 감쇠 영역에 머무르도록 규정합니다. 2차 시스템에서는 식 (12), 식 (13), 식 (14)의 3가지 조건을 모두 만족할 때 폐루프 시스템의 안정도가 완벽하게 확보됩니다.
계통 안정화 제어기 안정도 계산 예제와 게인 한계 도출
MW급 계통 안정화 제어 루프에 주리 판별법을 적용하여 제어기 게인의 안정 영역을 직접 계산합니다. 계통의 등가 시정수를 10 ms (즉 a = 100 rad/s)로 두고, 디지털 제어기의 샘플링 주파수를 5 kHz로 설정합니다. 이 경우 샘플링 주기 T는 0.0002 s가 됩니다.
먼저 이산 플랜트 파라미터를 계산합니다. a와 T의 곱은 식 (15)와 같이 계산됩니다.
이에 따라 α와 β는 각각 식 (16) 및 식 (17)과 같이 계산됩니다.
이를 바탕으로 주리 판별 조건인 식 (12), 식 (13), 식 (14)를 순서대로 전개합니다.
첫 번째로 식 (12)를 적용하면 식 (18)과 같이 전개됩니다.
β와 T가 양수이므로 적분 게인 조건은 식 (19)로 도출됩니다.
두 번째로 식 (13)을 적용하면 식 (20)이 됩니다.
수치를 대입하면 식 (21)이 되며, 이를 정리하면 식 (22)가 됩니다.
세 번째로 식 (14)를 적용하면 식 (23)이 됩니다.
부등식인 식 (24)를 풀면 비례 게인 조건인 식 (25)가 도출됩니다.
실제 제어기 파라미터로 비례 게인 K_p = 2000, 적분 게인 K_i = 50000을 적용합니다. 이 경우 K_1은 2010이 되고 K_2는 2000이 됩니다. 특성방정식 계수를 계산하면 a_1은 -1.5822가 되고 a_0은 0.5842가 됩니다. 이를 특성방정식으로 나타내면 식 (26)과 같습니다.
식 (26)의 근을 계산하면 z_1 ≈ 0.9952, z_2 ≈ 0.5871이 됩니다. 두 극점의 크기가 모두 1보다 작으므로 시스템은 안정하게 동작합니다. 반면에 비례 게인 K_p를 안정 한계인 10000을 초과하여 11000으로 설정하면 a_0이 -1.1979가 되어 식 (14)의 조건인 |a_0| < 1을 위반합니다. 이 경우 극점의 크기가 1을 초과하여 단위원 바깥으로 이탈하며 계통 안정화 출력이 발산 진동하게 됩니다.
샘플링 주기와 디지털 제어 지연이 안정도에 미치는 영향
디지털 제어 시스템의 안정도는 제어기 게인뿐만 아니라 샘플링 주기 T와 마이크로프로세서의 연산 지연 시간에 지대한 영향을 받습니다. 연속 시간 시스템에서 충분한 위상 여유를 갖도록 설계된 제어기라도 디지털 영역으로 변환될 때 샘플링 주기가 길어지면 시스템의 안정도가 급격히 저하될 수 있습니다.
샘플링 과정에서 발생하는 영차 홀드는 주파수 영역에서 평균적으로 샘플링 주기의 절반에 해당하는 위상 지연을 유발합니다. 또한 아날로그-디지털 변환 및 제어 알고리즘 연산에 소요되는 계산 지연 시간이 추가됩니다. 영차 홀드에 의한 등가 지연 시간 T_d는 식 (27)과 같이 정의됩니다.
식 (27)에서 샘플링 주기 T가 증가할수록 시스템의 총 위상 지연이 선형적으로 증가합니다. 이 위상 지연은 z-평면에서 폐루프 극점의 궤적을 단위원의 중심 방향이 아닌 단위원 경계선 방향으로 이동시키는 효과를 낳습니다. 극점이 단위원 경계에 근접할수록 감쇠비가 저하되어 계통 외란 발생 시 과도 응답의 진동 횟수가 늘어나고 정정 시간이 길어집니다.
특히 고용량 MW급 계통 안정화 설비에서는 전력망의 고조파 공진 주파수와 디지털 제어기의 샘플링 주파수 간 상호작용으로 인해 제어 루프의 위상 여유가 급격히 감소할 수 있습니다. 따라서 디지털 제어기를 설계할 때는 나이퀴스트 샘플링 정리를 만족하는 수준을 넘어, 제어 대역폭 대비 최소 10배에서 20배 이상의 샘플링 주파수를 확보하고 연산 지연을 최소화해야 폐루프 극점을 단위원 내부의 안전한 영역에 안착시킬 수 있습니다.
맺음말
이산 제어 시스템의 안정도 해석은 연속 시간 제어의 이론을 디지털 영역으로 확장하는 필수적인 공학적 과정입니다. z-변환을 통해 s-평면의 좌반평면이 z-평면의 단위원 내부로 매핑된다는 기본 원리는 디지털 제어 안정성의 핵심 기준이 됩니다. 2차 특성방정식에 적용되는 주리 판별법은 복잡한 고차 극점 해석 없이도 3가지 대수적 부등식을 통해 제어기의 안정 영역과 게인 한계를 명확하게 규명해 줍니다.
실무에서 계통 안정화 제어기를 구현할 때는 수식적으로 도출된 안정 게인 한계를 준수함과 동시에 샘플링 주기와 디지털 연산 지연에 따른 위상 저하를 체계적으로 고려해야 합니다. 특히 고속 스위칭 및 샘플링 환경에서도 제어 루프의 위상 여유를 충분히 확보하는 것이 전력 계통의 신뢰성과 제어 안정성을 보장하는 핵심 설계 요건이 됩니다.
이것으로 시리즈를 마칩니다. 앞선 편들과 함께 읽으면 전체 흐름을 파악할 수 있습니다.